本文將從小數(shù)鎖相環(huán)的需求，Delta-Sigma 小數(shù)鎖相環(huán)的邏輯以及Delta-Sigma的特性三方面展開。

小數(shù)鎖相環(huán)相對于整數(shù)鎖相環(huán)來說可以極大地提高鑒頻鑒相器的頻率。這主要是由于系統(tǒng)而非器件水平的限制，因為小數(shù)分頻的引入使得在較高頻率鑒頻鑒相器情況下也可以獲得很小的輸出信號頻率步進。提高了鑒頻鑒相器的頻率帶來的好處是巨大的。主要體現(xiàn)的可以獲得更大的帶寬以縮短環(huán)路鎖定時間和減小輸出信號相位噪聲上。如果認真思考過鎖相環(huán)系統(tǒng)傳輸函數(shù)就知道反饋分頻系數(shù)的減小可以全方位地減小參考，VCO和電路噪聲對輸出信號相躁的貢獻（可以參見PLL系列之二當中的系統(tǒng)函數(shù)）。正是基于這個系統(tǒng)函數(shù)的特點，才想出了以混頻器代替反饋分頻器和現(xiàn)在學(xué)術(shù)界很熱門的sub-sampling(欠采樣)（近年來多篇sub-samplingPLL 發(fā)表在IC界最高水平的JSSC上）等方式來優(yōu)化輸出的相躁。下圖是SS-PLL的一個例子：

小數(shù)鎖相環(huán)當中很重要的是小數(shù)分頻器的實現(xiàn)，小數(shù)分頻器有多重實現(xiàn)方式，近幾年工業(yè)界或?qū)W術(shù)界研究比較多的是Phase-interpolator。后面有機會將另篇做介紹。在此還是介紹下傳統(tǒng)的N/N+1雙系數(shù)法，Delta-Sigma調(diào)制器也主要是跟這種方式結(jié)合在一起。舉一個簡單的例子，比方說我想獲得10.1的頻率，那么我一個采用9次10分頻和1次11分頻再通過平均來實現(xiàn)10.1的分頻，怎么實現(xiàn)平均以及為什么可以通過平均的方式來實現(xiàn)？還是要回到PLL傳輸函數(shù)上來，正是由于環(huán)路對分頻器來說是低通的特性使得這種方案跟PLL很好地結(jié)合。但事情并沒有就此結(jié)束，如果我每次都是采用固定的先9次10分頻再一個11分頻的方式，會導(dǎo)致兩個問題。一方面是在時間軸內(nèi)不夠平均，另一方面是存在周期性。以10次為輪回的循環(huán)，這將使得輸出信號產(chǎn)生固定頻率的雜散（Spur）。為了抑制這個spur就必須將整個環(huán)路帶寬設(shè)置的很低。這將使得鎖定時間加長同時失去了根據(jù)系統(tǒng)不同部位噪聲水平來調(diào)節(jié)環(huán)路帶寬優(yōu)化相躁的自由度，這些都不是我們期望的。為了解決這個問題我們引入隨機序列調(diào)制器，也就是說讓10和11分頻出現(xiàn)的時間點不規(guī)則。如下圖所示的系統(tǒng)框圖：

這解決了固定spur的問題，但在帶內(nèi)依然引入了白噪聲使得輸出相躁惡化。為了減小白噪聲，又引入了Delta-Sigma調(diào)制器?；贒elta-sigma調(diào)制器的鎖相環(huán)系統(tǒng)框圖如下：

Delta-Sigma調(diào)制器的特點就是在于其對信號本身和噪聲有不同的特性，將噪聲推到帶寬。Delta-Sigma的S域系統(tǒng)和頻響特性如下圖：

從上圖可以看到整個系統(tǒng)對輸入信號表現(xiàn)為低通，對噪聲表現(xiàn)為高通，也就是壓制了低頻段噪聲。同時上圖的機智在于并沒有給出量化器的精度表達了量化誤差。這也就鮮明地給出了1bit和多bit量化器系統(tǒng)的區(qū)別僅在于多bit量化器可以減小噪聲的絕對值。下圖為最簡單的一階一比特量化Delta-Sigma的結(jié)構(gòu)圖和輸入輸出信號時域圖：

同時我們也可以通過采用更高階的Delta-Sigma調(diào)制器或獲得對低頻段噪聲更強的壓制。高階調(diào)制器有多重方式，最簡單的方式是采用多個一階調(diào)制器進行級聯(lián)。不同階數(shù)調(diào)制器對噪聲的頻響特性下圖。

至此我么就討論完了Delta-Sigma 小數(shù)鎖相環(huán)。但值得注意的是這次所討論的小數(shù)分頻是用在反饋路徑的分頻，也就是說是閉環(huán)內(nèi)的分頻器。這是Delta-Sigma噪聲整形技術(shù)的局限。推出可以使用在VCO之后輸出級的開環(huán)小數(shù)分頻技術(shù)將對工業(yè)界具有重要意義。好消息是siliconlabs 公司在這方面已經(jīng)有了很成熟的產(chǎn)品。其時鐘芯片的輸出級分頻也可以支持任意小數(shù)分頻，也就意味著同一個VCO可以支持多個時鐘域信號的輸出，極大地提升了時鐘芯片的靈活性。同時能夠獲得在12K~20MHz積分范圍內(nèi)jitter小于100fs。