IMEC提出了一種扇形晶圓級(jí)封裝的新方法，可滿足更高密度，更高帶寬的芯片到芯片連接的需求。 IMEC的高級(jí)研發(fā)工程師Arnita Podpod和IMEC Fellow及3D系統(tǒng)集成計(jì)劃的項(xiàng)目總監(jiān)Eric Beyne介紹了該技術(shù)，討論了主要的挑戰(zhàn)和價(jià)值，并列出了潛在的應(yīng)用。

晶圓級(jí)封裝： 適用于移動(dòng)應(yīng)用的有吸引力的封裝解決方案

如今，許多電子系統(tǒng)仍然由多個(gè)元件組成，這些元件在芯片切割后單獨(dú)封裝，并且使用傳統(tǒng)的印刷電路板互連。 然而，這些年來，對(duì)于更“苛刻”的應(yīng)用就需要先進(jìn)的3D集成和互連技術(shù)。 因?yàn)檫@大大減小了電子系統(tǒng)的尺寸，并且實(shí)現(xiàn)了子電路之間更快，更短的連接。 這些技術(shù)之一是晶圓級(jí)封裝（Wafer Level Packaging），即多個(gè)裸片在晶圓上同時(shí)被封裝。 由于整個(gè)晶圓現(xiàn)在是一次性封裝，因此該解決方案比傳統(tǒng)封裝方案成本更低。 此外，所得封裝后芯片尺寸更小，更薄，這是智能手機(jī)等尺寸敏感設(shè)備非?？粗氐摹?在現(xiàn)今的智能手機(jī)上，大概5/7的芯片是晶圓級(jí)封裝的，而且數(shù)量還在不斷增加。

扇入和扇出

有兩種主要類型的晶圓級(jí)封裝： 扇入式和扇出式，它們的區(qū)別主要在重分布層中。 重分布層（通常是有機(jī)層）用于將裸片的接口（I/ O）重新布線到所需的（凸塊）位置。 扇入就是重分布層跡線向內(nèi)布線，形成一個(gè)非常小的封裝（大致對(duì)應(yīng)于裸片本身的尺寸）。 但是，重分布工藝還可以用于擴(kuò)展封裝的可用區(qū)域，延伸芯片觸點(diǎn)到超出芯片尺寸就形成了扇出式封裝。 通常，這種扇出WLP（FO-WLP）技術(shù)提供比扇入式WLP技術(shù)更多的I /O數(shù)量。

在移動(dòng)應(yīng)用中，扇出晶圓級(jí)封裝正在逐步取代更傳統(tǒng)的封裝上封裝（PoP）存儲(chǔ)器邏輯芯片堆疊解決方案。

這些PoP比扇出式厚得多，并且受到的互連帶寬和密度以及有限的間距縮放（幾百微米）的限制。 在這些應(yīng)用中，F(xiàn)O-WLP也優(yōu)于其他可用的高帶寬3D技術(shù)，例如3D堆疊（其中邏輯管芯中的熱點(diǎn)可能影響存儲(chǔ)器數(shù)據(jù)保持能力）或2.5D堆疊（其中較長(zhǎng)的互連線產(chǎn)生較高的互連功率和額外成本）。

兩個(gè)基本的“扇出”流程

在過去幾年中，已經(jīng)涌現(xiàn)了各種FO-WLP方法，以滿足對(duì)高數(shù)據(jù)速率和寬I/ O數(shù)量的日益增長(zhǎng)的需求，并滿足對(duì)封裝上增加的功能集成的需求。 所有這些方法都從兩個(gè)基本的扇出流程中的一個(gè)開始： “mold first”或“redistribution layer first”。

在“mold first “工藝中，首先將裸片組裝在臨時(shí)載體上，然后進(jìn)行芯片包覆成型。 環(huán)氧樹脂的功能是保護(hù)各個(gè)組件并將它們粘在一起。 在最后，制作重分部層并建立連接。 在“redistribution layer first”工藝中，在重分布層的工藝之后再做裸片組裝和芯片注塑成型。

這些方法中的每一種都有其自身的一些缺點(diǎn)。 例如，在“mold first “工藝中，裸片通常在注塑成型之后發(fā)生移位，這使得實(shí)現(xiàn)低于100μm的互連節(jié)距非常具有挑戰(zhàn)性。 “redistribution layer first”工藝中，可實(shí)現(xiàn)的密度受到（有機(jī)）再分布層能夠?qū)崿F(xiàn)的線和空間分辨率的限制。

Flip-chip on FO-WLP： 一種新的“扇出”方法，可實(shí)現(xiàn)更高的互連密度

為了滿足更高密度，更高帶寬的芯片到芯片連接的需求，IMEC團(tuán)隊(duì)在300mm晶圓上開發(fā)了一種新穎的FO-WLP方法，稱為Flip-chip on FO-WLP。

這個(gè)工藝屬于“mold first ”工藝，但與標(biāo)準(zhǔn)的“mold first ”工藝相反，芯片在包覆成型之前已經(jīng)互相連接。

下面將解釋這種方法的優(yōu)點(diǎn)以及挑戰(zhàn)。

關(guān)鍵部件： through package vias（TPV）和硅橋

這種新的扇出方案的已經(jīng)在TQV上得到驗(yàn)證。 TQV由七個(gè)獨(dú)立的芯片組件組成： Wide I / O DRAM，閃存，邏輯，兩個(gè)TPV裸片和兩個(gè)硅橋。 因?yàn)檫@個(gè)TQV只是用于驗(yàn)證。 因此，邏輯和存儲(chǔ)器芯片不是全功能的： 它們是“模擬”裸片，用于測(cè)試凸點(diǎn)連接之間的電連續(xù)性。

硅橋和TPV裸片是實(shí)現(xiàn)高密度連接的關(guān)鍵部件。 TPV裸片具有硅通孔（TSV）和40μm節(jié)距的凸點(diǎn)。 硅橋具有40μm和20μm節(jié)距的凸塊。 這些元件在功能芯片（例如邏輯和存儲(chǔ)器芯片）之間形成橋接，實(shí)現(xiàn)具有20μm凸塊節(jié)距的超高芯片到芯片互連密度。

與標(biāo)準(zhǔn)“mold first “工藝相比，另一個(gè)關(guān)鍵工藝是裸片間的緊密對(duì)準(zhǔn)。 在該關(guān)鍵組裝步驟中，需要將各個(gè)裸片高精度地放置并臨時(shí)鍵合在平坦的硅晶圓上。

Flip-chip on FO-WLP芯片概念圖

工藝流程細(xì)節(jié)

在組裝工藝流程的第一步驟中，將TPV片和邏輯裸片放置在覆有臨時(shí)鍵合層的載體芯片上。 接下來，使用熱壓接合（TCB）工藝連接硅橋（具有40μm和20μm的凸塊間距）與邏輯裸片和TPV裸片。 在該工藝步驟中，具有40μm節(jié)距的凸塊連接到邏輯裸片的左側(cè)和TPV裸片。 20μm間距凸塊連接到邏輯裸片的右側(cè)。 在下一步驟中，芯片由液態(tài)化合物注塑成型。 測(cè)試顯示完全填充，甚至是硅橋下方區(qū)域。 然后，通過研磨拋光暴露銅柱，以便稍后與重分布層連接。 在將減薄的芯片翻轉(zhuǎn)并第二載體鍵合，并移除第一載體。 之后，使用倒裝芯片技術(shù)組裝存儲(chǔ)器裸片。 最后，再一次晶圓級(jí)注模和第二載體的移除完成工藝流程。 在工藝步驟之間，會(huì)進(jìn)行連續(xù)性測(cè)試以驗(yàn)證電路完整。 最后得到封裝厚度僅為300-400μm的芯片（不包括焊球）。

Flip-chip on FO-WLP芯片： 封裝工藝流程

圖示了裸片放置和橋接之后的步驟5至8（左）; （中）在注塑和背面研磨之后和（右）暴露的Cu柱在封裝體表面上

最終的第二晶圓級(jí)成型之后的橫截面

主要挑戰(zhàn)和解決方案

這套工藝流程帶來了一系列挑戰(zhàn)，需要克服這些挑戰(zhàn)才能確保具有超高芯片到芯片互連密度的全功能封裝解決方案。

其中一個(gè)問題是在組裝工藝流程中裸片可能傾斜，特別是對(duì)于長(zhǎng)而窄的TPV裸片和硅橋。 這些裸片的傾斜可能會(huì)破壞組件之間的互連。 為了評(píng)估傾斜是否以及何時(shí)發(fā)生，IMEC團(tuán)隊(duì)采用不同的力量來放置TPV裸片。 該團(tuán)隊(duì)觀察到，即使是最大的貼裝力，傾斜也限制在5μm以下，這足夠低以保持連接性。

接下來是，邏輯裸片和TPV裸片之間的對(duì)準(zhǔn)，這已經(jīng)引起了相當(dāng)大的關(guān)注，并且被認(rèn)為是FO-WLP工藝的關(guān)鍵因素。

邏輯裸片和TPV裸片彼此靠的非常近，并且需要精確的對(duì)準(zhǔn)步驟以實(shí)現(xiàn)后續(xù)的硅橋40μm和20μm凸塊節(jié)距堆疊。 例如，為了實(shí)現(xiàn)所需的20μm凸塊間距，僅可以容忍邏輯裸片和TPV裸片之間的最大+/-3μm的對(duì)準(zhǔn)誤差。 為了實(shí)現(xiàn)這種極小的誤差，該團(tuán)隊(duì)將對(duì)準(zhǔn)標(biāo)記引入到載體和裸片設(shè)計(jì)中。 邏輯裸片首先與載體對(duì)準(zhǔn)。 接下來，放置TPV裸片，與載體對(duì)準(zhǔn)因此與邏輯管芯對(duì)準(zhǔn)。 最后，使用高精度堆疊熱壓鍵合設(shè)備來放置硅橋。

硅橋連接鍵合到邏輯裸片上的示例

在隨后的模制過程中，裸片仍然會(huì)移位，從而損壞TPV和硅橋之間或邏輯裸片和硅橋之間的凸塊連接。 因此，IMEC團(tuán)隊(duì)在成型之前和之后進(jìn)行了專門的電氣測(cè)試。 測(cè)試表明，模塑過程不會(huì)影響連接的完整性。 基于這些結(jié)果，可以假設(shè)，如果這些裸片在注塑時(shí)移位，它們應(yīng)該是在相同的方向上作整體位移，因而不會(huì)破壞連接性。

總結(jié)和未來展望

通過這種新穎的方法，IMEC團(tuán)隊(duì)在扇出環(huán)境中展示了具有20μm凸塊節(jié)距的創(chuàng)紀(jì)錄的芯片到芯片互連密度。 在不久的將來，該技術(shù)將得到進(jìn)一步改進(jìn)，電氣和射頻行為將以不同的配置進(jìn)行評(píng)估。

所提出的技術(shù)對(duì)于移動(dòng)應(yīng)用尤其具有吸引力，因?yàn)樗苑浅Ｐ〉男螤钜蜃訉?shí)現(xiàn)了經(jīng)濟(jì)有效的WideI / O存儲(chǔ)器到邏輯芯片互連。

最終，F(xiàn)O-WLP上的倒裝芯片也可能成為異構(gòu)集成的支持技術(shù)，瞄準(zhǔn)高性能應(yīng)用。 它可以提供一種在電氣高度互連的封裝中集成多個(gè)裸片的方法，包括高性能計(jì)算，存儲(chǔ)器和光通信模塊。