什么是一位全加器,其原理是什么

　加器是能夠計(jì)算低位進(jìn)位的二進(jìn)制加法電路

一位全加器由2個(gè)半加器組成，其電路原理如圖4-2所示

　　一位全加器(FA)的邏輯表達(dá)式為：
　　S＝A⊕B⊕Cin
　　Co＝AB＋BCin＋ACin
　　其中A,B為要相加的數(shù)，Cin為進(jìn)位輸入；S為和，Co是進(jìn)位輸出；
　　如果要實(shí)現(xiàn)多位加法可以進(jìn)行級聯(lián)，就是串起來使用；比如32位+32位，就需要32個(gè)全加器；這種級聯(lián)就是串行結(jié)構(gòu)速度慢，如果要并行快速相加可以用超前進(jìn)位加法，
　　超前進(jìn)位加法前查閱相關(guān)資料；
　　如果將全加器的輸入置換成A和B的組合函數(shù)Xi和Y（S0…S3控制）,然后再將X,Y和進(jìn)位數(shù)通過全加器進(jìn)行全加，就是ALU的邏輯結(jié)構(gòu)結(jié)構(gòu)。
　　即 X＝f（A，B)
　　Y＝f（A，B）
　　不同的控制參數(shù)可以得到不同的組合函數(shù),因而能夠?qū)崿F(xiàn)多種算術(shù)運(yùn)算和邏輯運(yùn)算。
?

一、???????? 實(shí)驗(yàn)?zāi)康?

1.?????? 熟悉QUARTUSII軟件的使用；

2.?????? 熟悉實(shí)驗(yàn)箱的使用；

3.?????? 掌握利用層次結(jié)構(gòu)描述法設(shè)計(jì)電路。

二、???????? 實(shí)驗(yàn)原理及說明

由數(shù)字電路知識可知，一位全加器可由兩個(gè)一位半加器與一個(gè)或門構(gòu)成，其原理圖如圖1所示。該設(shè)計(jì)利用層次結(jié)構(gòu)描述法，首先設(shè)計(jì)半加器電路，將其打包為半加器模塊；然后在頂層調(diào)用半加器模塊組成全加器電路；最后將全加器電路編譯下載到實(shí)驗(yàn)箱，其中a,b,cin信號可采用實(shí)驗(yàn)箱上鍵1、鍵2和鍵3進(jìn)行輸入，s,co信號采用D1與D2發(fā)光二極管來顯示。

圖1.1 全加器原理圖

三、???????? 實(shí)驗(yàn)步驟

1.??? 建立full_adder的工程(project)

在QUARTUSII軟件下創(chuàng)建一工程，工程名為full_adder，芯片名為EP 1C3T144，選擇FPGA目標(biāo)器件，根據(jù)DE2的平臺情況，選擇cyclone II系列的EP2C35F672C6,注意工程路徑不要放到安裝路徑；

2.??? 設(shè)計(jì)half_adder的VHDL模塊

新建VHDL語言文件，輸入如下半加器VHDL語言源程序，并存盤為half_adder.vhd；

library IEEE;

use IEEE.STD_LOGIC_1164.all;

entity half_adder is

?????? ??? port( a : in STD_LOGIC;

????????????? ?? ?b : in STD_LOGIC;

????????????? ? ??s : out STD_LOGIC;

????????????? ?? co : out STD_LOGIC );

end half_adder;

architecture half_adder of half_adder is

signal c,d:std_logic;

begin

?????? c<=a or b;

?????? d<=a nand b;

?????? co<=not d;

?????? s<=c and d;

end half_adder;

?

3.????? 驗(yàn)證half_adder.vhd的正確與否，進(jìn)行仿真

一般先進(jìn)行功能仿真，再進(jìn)行時(shí)序仿真。為了仿真，首先編輯測試文件。本次實(shí)驗(yàn)由于系統(tǒng)簡單，采用對輸入信號進(jìn)行輸入波形編輯的方法得到激勵(lì)文件

?

4.????? 進(jìn)行功能仿真

（1）設(shè)置仿真器進(jìn)行功能仿真:

????????? Assignments—>setting,選擇simulation setting，在simulation mode中選擇functional

????????? 在對話框中的simulation input中選擇half_adder.vwf,指定激勵(lì)文件

????????? 由Processing—>generat functional simulation netlist得到功能仿真的網(wǎng)表文件

????????? 由Processing—>start simulation得到功能仿真波形

（2）設(shè)置仿真器進(jìn)行時(shí)序仿真:

????????? 改變仿真器的設(shè)置，Assignments—>setting

????????? 選擇仿真器設(shè)置，更改仿真模式，選擇timing

????????? 由Processing—>start Compilation對設(shè)計(jì)進(jìn)行編譯

????????? 由Processing—>start simulation得到時(shí)序仿真波形

5.????? 封裝

6.????? 編輯全加器的原理圖

由file->new,打開原理圖文件，并存盤為full_adder.bdf

在原理圖中調(diào)用半加器與或門模塊，按照圖1.1所示連接電路，完成后另保存full_adder。

7.????? 對設(shè)計(jì)進(jìn)行全編譯，如出現(xiàn)錯(cuò)誤請按照錯(cuò)誤提示進(jìn)行修改。

?????? 由Processing->Start Compilation對設(shè)計(jì)進(jìn)行全編譯。

????? 編輯波形文件對全加器模塊進(jìn)行功能仿真和時(shí)序仿真。

8.????? 鎖定引腳，下載

實(shí)驗(yàn)采用模式5，鎖定引腳對照表如下

?????????????????????

?

執(zhí)行ASSIGNMENT-PINS，設(shè)置完成后,執(zhí)行下載。

下載：采用JATG方式進(jìn)行下載，通過鍵1、鍵2與鍵3的輸入，觀察D1，D2的亮滅驗(yàn)證全加器的邏輯功能。(此時(shí),電腦與下載線都要連接到實(shí)驗(yàn)箱上,且每次連線都必須先關(guān)掉電源)

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四、???????? 思考題

1.為什么在實(shí)驗(yàn)步驟3中，將半加器保存為half_adder，可否保存為full_adder？

答:不能保存為full_adder，因?yàn)閂HDL語言中，要求程序名與實(shí)體名一致，否則會(huì)出現(xiàn)錯(cuò)誤；而且這個(gè)程序是生成半加器模塊的程序，統(tǒng)一命名對模塊理解也容易得多。

2.對電路進(jìn)行功能仿真與時(shí)序仿真時(shí)，發(fā)現(xiàn)二者有什么樣的區(qū)別？

?? 答：功能仿真就是將綜合后的VHDL網(wǎng)表文件再送到VHDL仿真器中所進(jìn)行仿真。這時(shí)的仿真僅對VHDL描述的邏輯功能進(jìn)行測試模擬，以了解其實(shí)現(xiàn)的功能是否滿足原設(shè)計(jì)的要求，仿真過程不涉及具體器件特性，如延時(shí)特性。時(shí)序仿真就是將布線器/適配器所產(chǎn)生的VHDL網(wǎng)表文件送到VHDL仿真器中所進(jìn)行的仿真。該仿真已將器件特性考慮進(jìn)去了，因此可以得到精確的時(shí)序仿真結(jié)果。

3.為什么要進(jìn)行引腳鎖定？

?? 答：進(jìn)行引腳鎖定，是為了對硬件進(jìn)行檢測，就是FPGA/CPLD直接應(yīng)用與系統(tǒng)設(shè)計(jì)中，將下載文件下載到芯片后，對系統(tǒng)的設(shè)計(jì)進(jìn)行的功能檢測的過程。

4.采用層次結(jié)構(gòu)法描述電路有什么樣的優(yōu)點(diǎn)？

? 答：可以大大降低設(shè)計(jì)成本，縮短設(shè)計(jì)周期；極大地簡化設(shè)計(jì)文檔的管理；提高大規(guī)模系統(tǒng)電子設(shè)計(jì)的自動(dòng)化程度；設(shè)計(jì)者擁有完全的自主權(quán)，再無受制于人之虞；良好的可移植與可測試性，為系統(tǒng)開發(fā)提供可靠的保證；能將所有設(shè)計(jì)環(huán)節(jié)納入統(tǒng)一的自頂向下的設(shè)計(jì)方案中；在系統(tǒng)板設(shè)計(jì)結(jié)束后仍可利用計(jì)算機(jī)對硬件系統(tǒng)進(jìn)行完整的測試。?