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該文在研究分組密碼算法處理特征的基礎(chǔ)上，提出了可重構(gòu)分簇式分組密碼處理器架構(gòu)。在指令的控制下，數(shù)據(jù)通路可動態(tài)地重構(gòu)為4 個32bit 簇，2 個64bit 簇和一個128bit 簇，滿足了分組密碼算法數(shù)據(jù)處理所需的靈活性?；诜执亟Y(jié)構(gòu)，提出了由指令顯性地分隔電路結(jié)構(gòu)的低功耗優(yōu)化技術(shù)，采用此技術(shù)使得整體功耗降低了36.1%。設(shè)計并實現(xiàn)了5 級流水線以及運算單元內(nèi)流水結(jié)構(gòu)，處理AES/DES/IDEA 算法的速度分別達到了689.6Mbit/s,400Mbit/s 和416.7Mbit/s。
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