資料介紹
對(duì)ASIC設(shè)計(jì)進(jìn)行FPGA原型驗(yàn)證時(shí),由于物理結(jié)構(gòu)不同,ASIC的代碼必須進(jìn)行一定的轉(zhuǎn)換后才能作為FPGA的輸入。
現(xiàn)代集成電路設(shè)計(jì)中,芯片的規(guī)模和復(fù)雜度正呈指數(shù)增加。尤其在ASIC設(shè)計(jì)流程中,驗(yàn)證和調(diào)試所花的時(shí)間約占總工期的70%。為了縮短驗(yàn)證周期,在傳統(tǒng)的仿真驗(yàn)證的基礎(chǔ)上,涌現(xiàn)了許多新的驗(yàn)證手段,如斷言驗(yàn)證、覆蓋率驅(qū)動(dòng)的驗(yàn)證,以及廣泛應(yīng)用的基于現(xiàn)場(chǎng)可編程器件(FPGA)的原型驗(yàn)證技術(shù)。
采用FPGA原型技術(shù)驗(yàn)證ASIC設(shè)計(jì),首先需要把ASIC設(shè)計(jì)轉(zhuǎn)化為FPGA設(shè)計(jì)。但ASIC是基于標(biāo)準(zhǔn)單元庫(kù),FPGA則是基于查找表,ASIC和FPGA物理結(jié)構(gòu)上的不同,決定了ASIC代碼需要一定的修改才能移植到FPGA上。但應(yīng)該注意到這只是由于物理結(jié)構(gòu)不同而對(duì)代碼進(jìn)行的轉(zhuǎn)換,并不改變其功能,因此對(duì)代碼的這種修改只能限制在一定范圍內(nèi)。
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