此應(yīng)用報(bào)告激勵(lì)DDR高速定時(shí)要求的方式?，F(xiàn)在將被傳達(dá)給系統(tǒng)設(shè)計(jì)師。傳統(tǒng)的使用方法數(shù)據(jù)表參數(shù)和仿真模型是繁瑣的。系統(tǒng)設(shè)計(jì)者使用此信息以評(píng)估是否滿足和可預(yù)期的時(shí)序規(guī)范。操作可靠。最終，硬件設(shè)計(jì)者想要回答的真正問題是：“我怎么勾？”它呢？這里使用的方法不同：TI一次解決系統(tǒng)定時(shí)問題，然后通過直接PCB路由規(guī)則來通信解決方案。這種方法是特別適合于嵌入式JEDEC DDR內(nèi)存接口，因?yàn)樽匀患s束的系統(tǒng)解集和工業(yè)標(biāo)準(zhǔn)組件。

　　經(jīng)典的高速設(shè)計(jì)流程是一個(gè)復(fù)雜的、勞動(dòng)密集的事務(wù)。它需要一個(gè)廣闊的人才技能集和綜合仿真工具。它要求硅制造商提供漫長(zhǎng)的時(shí)間。數(shù)據(jù)和精確的仿真模型是繁瑣的開發(fā)和維護(hù)。在幾乎每一個(gè)系統(tǒng)中，PCB必須從頭開始設(shè)計(jì)。電路板的設(shè)計(jì)高速外圍設(shè)備包括以下任務(wù)

　　·確定總線外圍設(shè)備

　　·獲取設(shè)備數(shù)據(jù)表

　　·獲得仿真模型

　　·獲得測(cè)試負(fù)載模型

　　·模擬測(cè)試負(fù)載

　　·設(shè)計(jì)初步的總線拓?fù)浣Y(jié)構(gòu)/層疊

　　·運(yùn)行模擬

　　·評(píng)估信號(hào)完整性和定時(shí)的模擬

　　設(shè)計(jì)PCB

　　·運(yùn)行模擬

　　·評(píng)估信號(hào)完整性和定時(shí)的模擬