6月25日，臺積電中國技術研討會在上海國際會議中心盛大召開。晟聯(lián)科作為臺積電IP聯(lián)盟成員受邀亮相Partner Pavilion 7號展臺，圍繞臺積電技術路線，重磅展示了覆蓋先進及成熟工藝節(jié)點的高速接口 IP 組合與解決方案，助力客戶創(chuàng)新。

高速接口IP組合驚艷亮相，“打破邊界，讓數(shù)據(jù)暢行”

在數(shù)字化浪潮席卷全球的當下，數(shù)據(jù)量呈指數(shù)級增長，數(shù)據(jù)的高效穩(wěn)定傳輸成為數(shù)字經(jīng)濟蓬勃發(fā)展的核心關鍵。研討會現(xiàn)場，晟聯(lián)科攜112G SerDes，PCIe 6.0和16G UCIe IP技術驚艷亮相，深度展示了從芯片內(nèi)部互連到芯片間高速通信、再到系統(tǒng)級數(shù)據(jù)傳輸（UCIe+SerDes+PCIe）的完整高速接口IP技術鏈路，引發(fā)現(xiàn)場眾多專家和觀眾關注。

展臺亮點

為了應對HPC、數(shù)據(jù)中心等大算力應用帶來的挑戰(zhàn)，晟聯(lián)科 112G SerDes 高速接口IP不斷“打破邊界”，支持 42dB@112G PAM4 長距離傳輸。不僅可以實現(xiàn)芯片間的 Chip-to-Chip 高速互連，讓分布式運行的多Die集成為一顆高性能運行的芯片，做到低延時，高速率。還能覆蓋芯片模組、背板到直連電纜的高速傳輸，完美適配 HPC SoC 同構(gòu)/異構(gòu)架構(gòu)。

同時，隨著超大算力集群對延遲、功耗、帶寬、串擾等的要求愈發(fā)苛刻，光互連成為必然趨勢。晟聯(lián)科 112G SerDes 以高速串并行信號轉(zhuǎn)換技術，打通電信號與光通道，實現(xiàn)海量數(shù)據(jù)低功耗、低延時、高可靠性傳輸。

研討會上，晟聯(lián)科展出PCIe 6.0 IP 及解決方案，基于數(shù)字信號處理（DSP）架構(gòu)，每通道支持64GT/s的傳輸速率，可配置到16條通道。晟聯(lián)科PCIe 6.0 IP低功耗、高性能、Die Size小，能夠在高插損信道下實現(xiàn)極低誤碼率傳輸，為高性能計算場景下的各類應用提供可靠的數(shù)據(jù)傳輸。

16G UCIe IP解決方案集成NoC，實現(xiàn)低功耗、低延時D2D&C2C互聯(lián)，嚴格遵守 UCIe 1.1/2.0 標準規(guī)范，提供豐富的測試和監(jiān)控功能，包括錯誤注入、實時眼圖掃描、多種環(huán)回模式。

前瞻布局，領航4nm/3nm先進工藝高速接口IP未來

在數(shù)據(jù)洪流席卷各行各業(yè)的關鍵節(jié)點，晟聯(lián)科此次展示的高速接口IP技術僅是企業(yè)研發(fā)沉淀的一部分。作為臺積電IP聯(lián)盟成員，OIP生態(tài)伙伴，晟聯(lián)科深度協(xié)同臺積電先進工藝節(jié)點，布局4nm/3nm工藝節(jié)點下的224G SerDes和PCIe 7.0的研發(fā)，引領創(chuàng)新，加速推動核心技術在數(shù)據(jù)中心、高性能計算等核心場景的深度融合與拓展應用。

未來，晟聯(lián)科將始終以技術創(chuàng)新為驅(qū)動，持續(xù)推進高速接口IP技術向長距離傳輸、低功耗、低延時、高可靠性方向演進，為客戶提供更高效穩(wěn)定的IP解決方案，助力降低系統(tǒng)集成的復雜性和成本，為客戶產(chǎn)品上市按下加速鍵，打破邊界，讓數(shù)據(jù)暢行。

審核編輯 黃宇