新思科技40G UCIe IP 完整解決方案

隨著物理極限開始制約摩爾定律的發(fā)展，加之人工智能不斷突破技術邊界，計算需求和處理能力要求呈現(xiàn)爆發(fā)式增長。為了賦能生成式人工智能應用，現(xiàn)代數(shù)據(jù)中心不得不采用Multi-Die設計，而這又帶來了許多技術要求，包括高帶寬和低功耗Die-to-Die連接。

為了確保Multi-Die設計成功，通用芯?；ミB技術（UCIe）規(guī)范應運而生。它通過提升互操作性、降低延遲、實現(xiàn)異構(gòu)裸片間相互通信等方式，簡化了Multi-Die設計中的Die-to-Die連接。

新思科技繼續(xù)站在UCIe發(fā)展前沿。新思科技攜手英特爾率先完成了UCIe互操作性測試芯片演示，推出了包含控制器、PHY和驗證IP的40G UCIe解決方案，一直以來都專注于為技術創(chuàng)新先驅(qū)提供全面涵蓋早期架構(gòu)探索到生產(chǎn)制造的可擴展型Multi-Die解決方案。

現(xiàn)在，新思科技基于其成熟且廣受歡迎的UCIe IP解決方案，推出了40G UCIe IP，以滿足開發(fā)者對更高帶寬和更低功耗的需求。

全新40G UCIe IP解決方案

與UCIe規(guī)范相比，新思科技的全新40G UCIe IP解決方案將帶寬提升了25%，允許12.9Tbps/mm的數(shù)據(jù)在異構(gòu)和同構(gòu)裸片之間傳輸?shù)耐瑫r，而不會增加功耗和芯片面積。

除了符合新UCIe 2.0規(guī)范，且?guī)捫矢哂跇藴释?，新?0G UCIe IP解決方案：

讓企業(yè)能夠享受到兩全其美的優(yōu)勢。在大型AI訓練器件等用例中，芯片被拆分成多個較小的裸片，而為了實現(xiàn)裸片間的無縫數(shù)據(jù)移動，高帶寬必不可少。在邊緣AI或移動設備中，執(zhí)行不同功能的裸片可能會集成到一個更復雜的系統(tǒng)中，而由于需要在裸片之間傳輸?shù)臄?shù)據(jù)有限，互操作性變得更加重要。

滿足AI訓練SoC、高性能服務器芯片、ADAS SoC、使用UCIe的定制HBM堆疊等苛刻應用的需求，同時支持將低成本襯底封裝技術用于高性能Multi-Die封裝。

全新40G UCIe IP建立在當前成熟的架構(gòu)之上，該架構(gòu)已在多家先進代工廠的多種工藝上成功實現(xiàn)了互操作性并通過了芯片驗證。開發(fā)者將從多方面獲益：更快的互操作性，在更小的面積上獲得更高的帶寬，在提升速度的同時保持靈活性，支持各種封裝類型的設計，以及增強的可見性、可靠性和系統(tǒng)測試。

該IP解決方案包括PHY、控制器和驗證IP，具備完整的協(xié)議棧。物理層的頂部有一個控制器，兩個裸片之間可以通過支持的AXI、CHI C2C、CXS、PCIe、CXL和串流等協(xié)議之一實現(xiàn)無縫連接，從而實現(xiàn)結(jié)構(gòu)之間的Die-to-Die連接。

差異化優(yōu)勢

新思科技的全新40G UCIe IP解決方案兼具諸多出色特性，易于集成并能簡化開發(fā)者使用流程，具體包括：

單一參考時鐘，為所有UCIe PHY提供100 MHz參考時鐘，無需額外的高頻系統(tǒng)PLL。內(nèi)部PLL生成初始化和正常運行期間所需的所有高速外設時鐘（pclk）和較低頻率的本地時鐘（lclk）。lclk與控制器共享，以進一步簡化系統(tǒng)集成。

嵌入式任務模式信號完整性監(jiān)控器（SIM），已集成到IP中，可用于從設計到現(xiàn)場的診斷和分析，確保Multi-Die封裝的可靠性和質(zhì)量。PHY中嵌入的全面測試特性支持在晶圓級（針對已知良好裸片）和封裝組裝后（包括Die-to-Die互連）對PHY進行高覆蓋率測試。

供應商自定義消息，支持使用現(xiàn)有UCIe邊帶通道在裸片之間發(fā)送低速、低優(yōu)先級信息，而不必占用主數(shù)據(jù)路徑。一個裸片可以使用UCIe邊帶向另一個裸片發(fā)送遙測和中斷等命令，此類流量不會中斷高帶寬路徑。

基于硬件的啟動，可以加快初始化速度，而無需在遠程芯粒上加載大量固件。如果UCIe鏈路啟動要求將大量固件載入芯粒中，則需要單獨的路徑來加載固件。從設計、硬件和時間的角度來看，這可能會造成浪費，應盡量避免。

預先驗證的設計參考流程，這是通過將UCIe IP與所有必需的設計資料和文檔（如自動布線流程、中介層研究和信號完整性分析）集成而實現(xiàn)的。

支持標準和高級封裝技術，賦予開發(fā)者更大的靈活性，降低集成難度，幫助開發(fā)者進一步降低成本。過去，支持高密度路由和帶寬的高級封裝技術需要較高成本。隨著封裝技術的發(fā)展，成本逐漸降低，SoC開發(fā)者現(xiàn)在能夠以更低的成本采用復雜而先進的封裝技術。新思科技通過在相同面積內(nèi)實現(xiàn)更高的帶寬，并提供經(jīng)濟高效的解決方案來支持這兩種封裝技術，巧妙地解決了成本與性能之間的矛盾。

汽車UCIe IP，能夠滿足ADAS芯片的需求，利用Multi-Die架構(gòu)實現(xiàn)更高級的功能。SoC開發(fā)者可以利用集成的SIM傳感器以及測試和修復功能來構(gòu)建更可靠的SoC，滿足嚴苛的汽車要求。

AXI、CHI C2C、CXS、PCIe、CXL和串流，用于滿足各種用例和應用的需求，兩個裸片中計算結(jié)構(gòu)之間的連接更簡單且延遲更低，互操作性更強，并且可以利用現(xiàn)有支持CXL和PCIe協(xié)議的軟件生態(tài)系統(tǒng)。

新思科技在業(yè)界率先推出高質(zhì)量的UCIe IP，助力Multi-Die設計取得成功，并針對多家代工廠的高級和標準封裝技術提供經(jīng)過驗證的解決方案。作為UCIe聯(lián)盟的活躍成員，新思科技嚴格遵守UCIe規(guī)范，確保生態(tài)系統(tǒng)中的產(chǎn)品能夠成功相互操作。升級到40Gbps將進一步幫助客應對應數(shù)據(jù)密集型應用的需求，并實現(xiàn)高效的高帶寬Die-to-Die連接。