本篇測(cè)評(píng)由電子發(fā)燒友的優(yōu)秀測(cè)評(píng)者“zealsoft”提供。

本次測(cè)試內(nèi)容為米爾MYD-JX8MMA7開(kāi)發(fā)板其ARM端的測(cè)試?yán)蘰cie2screen并介紹一下FPGA端程序的修改。

01.

測(cè)試?yán)蘰cie2screen
例程pcie2screen是配合MYD-JX8MMA7開(kāi)發(fā)板所帶的MYIR_PCIE_5T_CMOS 工程的測(cè)試?yán)?，它的作用是顯示FPGA所連接的攝像頭所采集的視頻。運(yùn)行該程序后屏幕會(huì)顯示一個(gè)標(biāo)題為demo的窗口。

使用鼠標(biāo)點(diǎn)擊 ready按鈕，demo 窗口會(huì)顯示連續(xù)的視頻，說(shuō)明攝像頭、DDR、PCIE接口各部分正常。如果沒(méi)有接攝像頭，該程序會(huì)顯示雜亂無(wú)章的圖像。

該測(cè)試?yán)脑创a沒(méi)有包括在SDK中，可以向米爾公司的技術(shù)人員索取。該實(shí)例程序是用Qt開(kāi)發(fā)的，使用了OpenGL技術(shù)。程序包括以下幾個(gè)主要的類(lèi)：

• MainWindow：QMainWindow子類(lèi)，是顯示窗口的。
• uOpenglYuv：QOpenGLWidget子類(lèi)，用于顯示采集到的圖像。該類(lèi)的initializeGL函數(shù)用于初始化OpenGL。paintGL函數(shù)是用于繪制圖像的，其中最核心的語(yǔ)句是：
  

glTexImage2D(GL_TEXTURE_2D, 0, GL_RGBA, vW, vH, 0, GL_RGBA, GL_UNSIGNED_BYTE, pRGB);

其中的pRGB保存從FPGA讀取的數(shù)據(jù)。從這句我們可以看出該程序所要求的圖像的格式。

• xdma_getImg：主線(xiàn)程類(lèi)
• xdma_programe：對(duì)RIFFA接口進(jìn)行了封裝，其中的read_pack用于讀取FPGA數(shù)據(jù)，被主線(xiàn)程循環(huán)調(diào)用。其函數(shù)定義如下：
  

int xdma_programe::read_pack(char *pData, int len)
{
//int buffer[1920 * 1080];
//int buffer[1024 * 768];
int buffer[1280 * 720];
int i;

if(dev_fd != NULL)
{
fpga_send(dev_fd, 0, buffer, len / 4, 0, 1, 25000);
fpga_recv(dev_fd, 0, buffer, len / 4, 25000);
memcpy(pData, (char *)buffer, len);

return len;
}
else
{
return 0;
}
}

從函數(shù)中可以看出，在每次讀數(shù)據(jù)前，該函數(shù)先向FPGA寫(xiě)一次數(shù)據(jù)（數(shù)據(jù)無(wú)意義，和FPGA的狀態(tài)機(jī)有關(guān)），每次讀入一整幀的數(shù)據(jù)。

02.

FPGA端程序的修改
FPGA端的邏輯控制在chnl_tester.v中，它定義了一個(gè)狀態(tài)機(jī)，用于對(duì)數(shù)據(jù)收發(fā)進(jìn)行控制。狀態(tài)機(jī)定義如下：

always @(posedge CLK or posedge RST) begin
if (RST) begin
rLen <= #1 0;
rCount <= #1 0;
rState <= #1 0;
rData <= #1 0;
vout_vs_r <= #1 0;
end
else begin
case (rState)


3'd0: begin // Wait for start of RX, save length
if (CHNL_RX) begin
rLen <= #1 CHNL_RX_LEN;
rCount <= #1 0;
rState <= #1 3'd1;
end
end


3'd1: begin // Wait for last data in RX, save value
if (CHNL_RX_DATA_VALID) begin
rData <= #1 CHNL_RX_DATA;
rCount <= #1 rCount + (C_PCI_DATA_WIDTH/32);
end
if (rCount >= rLen)begin
rState <= #1 3'd2;
end
end

3'd2: begin // Prepare for TX
if (read_valid) begin
rCount <= #1 0;
rState <= #1 3'd3;
end
end

3'd3: begin // Start TX with save length and data value
if (CHNL_TX_DATA_REN) begin
//rData <= #1 data_in;
rCount <= #1 rCount + (C_PCI_DATA_WIDTH/32);
if (rCount >= rLen)
rState <= #1 3'd4;?
end
end
3'd4: begin
if (vout_vs_r)
rState <= #1 3'd5;
else begin
vout_vs_r <= #1 1;
rState <= #1 3'd4;
rCount <= #1 0;
end
end
3'd5: begin
if (vs_flag) begin
rState <= #1 3'd0;
vout_vs_r <= #1 0;
end
else
rState <= #1 3'd5;
end
endcase
end
end

我們手頭沒(méi)有攝像頭進(jìn)行測(cè)試，所以簡(jiǎn)單修改該程序，使程序發(fā)送藍(lán)色漸變色帶信號(hào)。
核心修改如下：

……
reg [31:0] rColor = 0;
……
assign CHNL_TX_DATA = (read_en)? {rColor, rColor}:64'd0;
……
3'd3: begin // Start TX with save length and data value
if (CHNL_TX_DATA_REN) begin
//rData <= #1 data_in;
// if (rCount % 5 == 4)
rColor <= #1 rColor + 1;
if(rColor >= 255)
rColor <= #1 0;
rCount <= #1 rCount + (C_PCI_DATA_WIDTH/32);
if (rCount >= rLen)
rState <= #1 3'd4;?
end
end
……

03.

測(cè)試結(jié)果
我們沒(méi)有修改ARM端的測(cè)試程序，仍然使用廠(chǎng)家提供的pcie2screen，只是重新燒寫(xiě)FPGA程序。程序的運(yùn)行效果參見(jiàn)視頻。