將互連擴(kuò)展到3nm技術(shù)節(jié)點(diǎn)及以下需要多項(xiàng)創(chuàng)新。IMEC認(rèn)為雙大馬士革中的單次顯影EUV，Supervia結(jié)構(gòu)，半大馬士革工藝以及后段（BEOL）中的附加功能是未來(lái)的方向。IMEC納米互連項(xiàng)目總監(jiān)Zsolt Tokei闡述了這些創(chuàng)新 ，這些創(chuàng)新已在ITF USA和最新的IITC會(huì)議上公布。

當(dāng)今的互連技術(shù)

金屬互連 ，芯片后段（BEOL）中的微小布線，用于分配時(shí)鐘和其他信號(hào)，為各種電子系統(tǒng)組件提供電源和接地，并連接芯片前段（FEOL）的晶體管?；ミB線由不同的金屬層組成：本地（local Mx），中間層（intermediate），半全局（semi-global）和全局（global）線?？倢訑?shù)可以多達(dá)15個(gè)，而Mx層的典型數(shù)量范圍在3到6之間。這些層中的每一個(gè)都包含（單向）金屬線（或軌道）和介電材料。它們通過(guò)填充金屬的通孔結(jié)構(gòu)垂直互連。由于在在90年代中期引入雙大馬士革銅制程和低k電介質(zhì)（例如SiO2，SiCO（H）和氣隙，因此銅在邏輯和存儲(chǔ)器芯片應(yīng)用中一直是金屬線和通孔的主力金屬。

傳統(tǒng)的CMOS技術(shù)節(jié)點(diǎn)縮放，導(dǎo)致互連金屬線節(jié)距減小。雖然FinFET晶體管的尺寸縮放預(yù)計(jì)會(huì)減慢，但后段金屬節(jié)距仍然會(huì)保持以0.7倍左右的速度縮放，以跟上所需的面積縮放。目前正在生產(chǎn)的最先進(jìn)的互連技術(shù)（即10nm和7nm技術(shù)節(jié)點(diǎn)）其local M1層，金屬節(jié)距縮小至36nm，以適應(yīng)前段的縮放。同時(shí)，為了保持后段的性能，業(yè)界已經(jīng)開始采用鈷（Co）和氣隙（Air gap）來(lái)制作金屬互連。

在中間互連層中集成薄膜晶體管（TFT）被認(rèn)為是為BEOL增加額外功能的另一個(gè)機(jī)會(huì)。在該中間互連層中，通孔密度相對(duì)較低，這為諸如TFT等小晶體管提供了空間。這里，它們可用于各種應(yīng)用，例如電源管理。BEOL中首批采用TFT的技術(shù)主要限于物聯(lián)網(wǎng)應(yīng)用。

邁向3nm互連

低于5nm技術(shù)節(jié)點(diǎn)的器件尺寸縮小正變得越來(lái)越具有挑戰(zhàn)性。這主要是由于前段的電性和工藝漂移限制，以及后段線路中顯著的RC延遲和線路擁塞。RC延遲是由金屬線的橫截面積減小引起的，其導(dǎo)致互連系統(tǒng)的RC變高。這最終導(dǎo)致信號(hào)延遲和功耗的大幅增加。這些問(wèn)題在幾個(gè)節(jié)點(diǎn)之前就開始了，每一代技術(shù)都在變得越來(lái)越糟。

為了繼續(xù)超越5nm技術(shù)節(jié)點(diǎn)的互連擴(kuò)展，IMEC正在探索各種新的工藝創(chuàng)新，微縮助推器和材料。特別是，用于未來(lái)互連的工藝“工具箱”包括在雙大馬士革工藝中引入單次極紫外（EUV）光刻，與氣隙結(jié)合的半大馬士革工藝，以及諸如Supervia結(jié)構(gòu)的微縮助推器以實(shí)現(xiàn)更好的可布線性。所有這些創(chuàng)新都需要新的導(dǎo)體材料，與傳統(tǒng)的Cu或Co相比具有更好的品質(zhì)因數(shù)?！肮ぞ呦洹迸cBEOL中的TFT集成相結(jié)合，可實(shí)現(xiàn)各種附加功能。在接下來(lái)的部分中，將更詳細(xì)地討論這些新穎的互連結(jié)構(gòu)。

用于將互連擴(kuò)展到3nm及以下的“工具箱”

雙大馬士革工藝

在轉(zhuǎn)向新的集成工藝之前，半導(dǎo)體行業(yè)將盡可能長(zhǎng)時(shí)間地?cái)U(kuò)展當(dāng)前的雙大馬士革工藝。將雙大馬士革工藝延伸到較小金屬節(jié)距的關(guān)鍵是引入單次EUV光刻以圖案化最密集的線（M1和M2）和通孔（V1），這降低了工藝復(fù)雜性。對(duì)于當(dāng)前浸沒(méi)式光刻的多重顯影，單次顯影EUV將實(shí)現(xiàn)成本效益且具有更短的工藝流程。這種方法的真正效益將在制作低至少30nm節(jié)距的金屬線時(shí)體現(xiàn)出來(lái)。

在IITC2019展會(huì)上，IMEC展示了3nm 節(jié)點(diǎn)的雙大馬士革工藝TQV結(jié)果。M1層用單次顯影EUV工藝制作。為了實(shí)現(xiàn)M2 的21nm節(jié)距，IMEC提出了一種混合光刻方案，使用193i SAQP來(lái)制作線和溝槽，以及單次顯影EUV用于制作隔斷和通孔。此次TQV實(shí)現(xiàn)了無(wú)阻擋層的釕（Ru）金屬連線方案和介電常數(shù)k = 3.0的絕緣介質(zhì)層。與前幾代產(chǎn)品相比，RC獲得了30％的改善，而且擁有相同的可靠性。

21nm間距雙大馬士革試驗(yàn)車的RC特性

目前，IMEC團(tuán)隊(duì)正在探索實(shí)現(xiàn)16nm金屬節(jié)距的可行性。這就需要多重顯影方案，由于工藝漂移和機(jī)械穩(wěn)定性問(wèn)題，16nm金屬節(jié)距依然挑戰(zhàn)重重。

半大馬士革工藝

將基于大馬士革工藝擴(kuò)展到16nm金屬節(jié)距的另一種有趣方法是引入半大馬士革工藝。它可以與傳統(tǒng)的雙大馬士革工藝結(jié)合使用。雙大馬士革和半大馬士革之間的本質(zhì)區(qū)別在于省略了金屬的化學(xué)機(jī)械拋光（CMP）步驟。

半大馬士革開始于通孔開口的光刻并蝕刻介電膜。然后用金屬（例如Ru）填充通孔并過(guò)填充（意味著繼續(xù)沉積金屬），直到在電介質(zhì)上形成金屬層。然后掩蔽并蝕刻金屬以形成金屬線。

與傳統(tǒng)大馬士革工藝相比，半大馬士革的真正優(yōu)勢(shì)在于能夠降低工藝漂移并在金屬線之間形成氣隙（傳統(tǒng)電介質(zhì)的替代品）。當(dāng)采用釕（Ru）作為導(dǎo)體時(shí)，在電介質(zhì)和導(dǎo)體之間不需要擴(kuò)散阻擋層。在傳統(tǒng)雙大馬士革工藝中，在較高縱橫比下的電容增加被視為改善互連RC的主要障礙。需要更高的深寬比來(lái)降低電阻和工藝漂移，但是它們的積極效果被不希望的電容增加所消除。使用無(wú)阻擋層的釕（Ru）金屬線搭配氣隙的半大馬士革工藝可以解決這個(gè)問(wèn)題。

早些時(shí)候，IMEC團(tuán)隊(duì)展示了其工藝可行性。最近它與EUV單次顯影相結(jié)合，產(chǎn)生均勻的30nm金屬節(jié)距線，如下圖（右）。

半大馬士革工藝：示意圖和SEM切片

Supervia實(shí)現(xiàn)更好的可布線性

互連領(lǐng)域的下一個(gè)游戲規(guī)則改變者是Supervia結(jié)構(gòu)，高深寬比的通孔，以最簡(jiǎn)單的形式連接Mx層和Mx + 2層。Supervia屬于縮放助推器系列，用于減少軌道數(shù)量，因此可以降低標(biāo)準(zhǔn)邏輯單元的單元高度。

在其最簡(jiǎn)單的形式中，Supervia通過(guò)以自對(duì)準(zhǔn)方式繞過(guò)中間Mx + 1層，提供從Mx到Mx + 2金屬層的直接連接，Supervia和常規(guī)通孔可以在同一設(shè)計(jì)中共存。

（左）通孔電阻與面積關(guān)系（右）Supervia結(jié)構(gòu) 第一個(gè)用例是SRAM結(jié)構(gòu)和掩埋電源軌結(jié)構(gòu)，即埋在芯片前段的電源軌，以幫助釋放互連的布線資源。例如，在2019年IITC，IMEC展示了具有高良率和低電阻率的Ru回蝕刻工藝（埋入式電源軌集成的關(guān)鍵工藝）。

為了將Supervia結(jié)構(gòu)擴(kuò)展到3nm節(jié)點(diǎn)之外，IMEC定義了一個(gè)Supervia工藝路線圖，其中包含第二代（從Mx到Mx + 3和Mx + 4）和第三代（從Mx到Mx+ 5）。這個(gè)最終的第三代，也被稱為‘Ubervia’，是非常復(fù)雜和仍遠(yuǎn)未實(shí)現(xiàn)的。但它可以從Mx直接“跳”到更寬的金屬線，從而進(jìn)一步降低RC。

關(guān)鍵促成因素：替代導(dǎo)體

多年來(lái)，IMEC一直致力于尋找新金屬，以取代傳統(tǒng)的Cu，鎢（W）和鈷（Co）在各種互連中的應(yīng)用。這些替代導(dǎo)體將是實(shí)現(xiàn)上述創(chuàng)新的關(guān)鍵，包括“下一代”雙大馬士革和半大馬士革工藝，以及Supervia結(jié)構(gòu)。

尋求替代金屬的第一步：定義品質(zhì)因數(shù)（FOM），以給候選材料進(jìn)行排名。該FOM定義為體電阻率與金屬中載流子平均自由程的乘積?，F(xiàn)在科學(xué)界廣泛認(rèn)為Cu，W和Co是材料排名的基準(zhǔn)點(diǎn)。具有最低FOM的金屬是銠（Rh），然后是鉑（Pt），銥（Ir），鎳（Ni），Ru，鉬（Mo）和鉻（Cr）。然而，排名不包括成本，退火敏感度或與電介質(zhì)的粘附性等指標(biāo)。例如，Ir和Rh對(duì)電介質(zhì)的粘附性非常差，特別是Rh非常昂貴，甚至比金（Au）貴。在實(shí)驗(yàn)方面，IMEC證明了Mo是一種非常有前途的互連金屬，特別是作為W的潛在替代品。關(guān)于替代金屬的工作已在2019年IITC上提出。

尋找替代導(dǎo)體：Mo的薄膜研究

該團(tuán)隊(duì)還研究了二元和三元化合物作為傳統(tǒng)導(dǎo)體的替代品。特別是所謂的“MAX相”，其比純單質(zhì)金屬有更好的性能。MAX相是由早期過(guò)渡金屬（M），A族元素（A）和碳或氮（X）組成的分層結(jié)構(gòu)。

最后，還可以通過(guò)用石墨烯覆蓋連線來(lái)降低諸如Ru的金屬的電阻率。石墨烯已知具有原子級(jí)薄，并且具有高導(dǎo)電性和導(dǎo)熱性以及高載流能力。在IITC2019，IMEC證明了制造的石墨烯包覆的Ru線具有較低的電阻率和較高的熱穩(wěn)定性。這些發(fā)現(xiàn)為碳/金屬互連提供了可能的途徑。

向BEOL添加功能

在高級(jí)節(jié)點(diǎn)芯片的中間M6到M8互連級(jí)別，通孔密度相對(duì)較低，可提供實(shí)現(xiàn)小晶體管的空間。薄膜晶體管足夠小且溫度兼容，可以完成這項(xiàng)任務(wù)，從而為BEOL增加了額外的功能。

BEOL中的TFT：示意圖

目標(biāo)應(yīng)用是服務(wù)器和移動(dòng)應(yīng)用的電源管理，雙V T邏輯電路，FPGA（具有大型SRAM陣列），用于電壓轉(zhuǎn)換的高壓I / O，用于神經(jīng)形態(tài)概念的信號(hào)緩沖器（buffer）。它也可以在DRAM存儲(chǔ)器中找到它的方式，或者用于非易失性存儲(chǔ)器的選擇器（selector）。

最終的互連夢(mèng)想是將它們用作中繼器，中繼器在當(dāng)前設(shè)計(jì)中占據(jù)了很大一部分面積。但是，由于需要n型和p型TFT，后者對(duì)于實(shí)際實(shí)現(xiàn)來(lái)說(shuō)還達(dá)不到要求。BEOL的其他挑戰(zhàn)包括可靠性，CMOS工藝技術(shù)的成熟度以及成本，盡管在這些“寬松”尺寸下，可以使用簡(jiǎn)單的單次浸沒(méi)式光刻技術(shù)來(lái)提高其成本效益。

IMEC團(tuán)隊(duì)最近在300mm晶圓上提供了功能性銦鎵鋅氧化物（IGZO）TFT的硬件演示，即使在高溫下也具有低漏電。

總結(jié)

在本文中，imec提出了幾種未來(lái)的方案，這些方案有望解決RC延遲問(wèn)題，并將互連擴(kuò)展到3nm技術(shù)節(jié)點(diǎn)及更高版本。通過(guò)啟用新工藝（例如半大馬士革），新的縮放助推器（Supervia，以獲得更好的可布線性），新材料（例如替代導(dǎo)體和氣隙）以及通過(guò)添加功能來(lái)減小面積和降低成本。