1 引言

　　ESD(Electric Static Discharge)保護(hù)結(jié)構(gòu)的有效設(shè)計(jì)是CMOS集成電路可靠性設(shè)計(jì)的重要任務(wù)之一，其ESD結(jié)構(gòu)與工藝技術(shù)、特征尺寸密切相關(guān)，隨著IC工藝技術(shù)的進(jìn)一步發(fā)展，特征尺寸越來越小，管子的柵氧層厚度越來越薄，芯片的面積規(guī)模越來越大，而外圍的使用環(huán)境并未改變，因此ESD的失效問題面臨越來越嚴(yán)峻的考驗(yàn)，在亞微米CMOS IC中，通常做LDD(Lightly-Doped Drain)注入，在深亞微米超大規(guī)模CMOS IC設(shè)計(jì)中，通常有Silicide 或Salicide技術(shù)，這些技術(shù)的使用有助于提高電路的速度、集成度、可靠性等，但這些技術(shù)對(duì)電路的抗ESD性能極為不利，降低了ESD可靠度。在亞微米以下的電路設(shè)計(jì)中，需要對(duì)電路進(jìn)行全芯片的ESD保護(hù)結(jié)構(gòu)的設(shè)計(jì)。如何使全芯片有效面積盡可能小、ESD性能可靠性滿足要求且不需要增加額外的工藝步驟成為全芯片設(shè)計(jì)者的主要考慮的問題。

　　2 電路實(shí)例

　　電路為鍵盤編碼控制電路，采用0.5μm-0.6μm SPSM CMOS阱工藝，工作電壓為3V、5V，除ROM外集成度約5000門，面積為2.0×1.5mm2，一共有39個(gè)PAD，其中I/O引腳36個(gè)，一個(gè)時(shí)鐘振蕩輸入腳，一個(gè)VDD，一個(gè)VSS。PAD排列如圖1所示。

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　　I/O口的保護(hù)結(jié)構(gòu)為Finger型MOS輸出管及GGNMOS管，VDD與VSSPAD旁邊各有一個(gè)VDD-VSS電壓鉗位保護(hù)電路，邏輯結(jié)構(gòu)如圖2。該結(jié)構(gòu)在電路正常上電工作時(shí)，N1管作為一個(gè)VDD與VSS之間的反向二極管，而在ESD發(fā)生時(shí)，N1管開啟，作為ESD瞬時(shí)低阻抗大電流泄放通道，VDD與VSS之間的電壓則被鉗位，從而起到保護(hù)內(nèi)部電路的作用。該結(jié)構(gòu)又稱為ESD瞬態(tài)檢測(cè)電壓電路，其中R是由N阱電阻構(gòu)成，C為MOS電容。

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　　用ESD模型之一的人體模型工業(yè)測(cè)試標(biāo)準(zhǔn)HBMMIL-STD-883C method 3015.7對(duì)其進(jìn)行ESD打擊實(shí)驗(yàn)。

　　結(jié)果在I/O-VDD、I/O-VSS、I/O-I/O模式下，其抗擊電壓可達(dá)到4kV以上，但在VDD-VSS模式下，只能達(dá)到750V，在1kV時(shí)，電源與地短路從而造成整個(gè)電路失效。

　　初步分析的結(jié)果為，電源與地之間的保護(hù)結(jié)構(gòu)如圖2，在版圖的設(shè)計(jì)上有薄弱環(huán)節(jié)，使該結(jié)構(gòu)自身的健壯性級(jí)差，從而影響了整個(gè)電路的ESD性能。

　　為了驗(yàn)證這一想法并找到改進(jìn)的辦法，對(duì)該電路做了下述實(shí)驗(yàn)。

　　首先，對(duì)電路做液晶分析實(shí)驗(yàn)，即在電路上滴上幾滴特殊的化學(xué)物質(zhì)(具有流動(dòng)性)，然后在VDD與VSS的管腳灌入大電流，該化學(xué)液體聚集在VDD與VSS通路上電流最集中處，從而找到了擊穿點(diǎn)。該擊穿點(diǎn)就在VDDPAD附近，見圖3中畫圈的地方。

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　　然后，對(duì)該電路進(jìn)一步做了FIB實(shí)驗(yàn)，即用激光把電路中該結(jié)構(gòu)去掉，再做ESD打擊實(shí)驗(yàn)，ESD結(jié)果顯示：VDD-VSS模式下，ESD抗擊電壓超過5kV，但I(xiàn)/O-VDD、I/O-VSS、I/O-I/O模式下最差的只能達(dá)到1.3kV電路就短路失效了。

　　所以，從本電路的ESD實(shí)驗(yàn)結(jié)果及所做的實(shí)驗(yàn)分析可得到：

　　(1)電路中，VDD-VSS電壓鉗位保護(hù)結(jié)構(gòu)對(duì)提高整個(gè)電路的ESD性能非常必要，不能輕易去掉。

　　(2)該結(jié)構(gòu)自身必須要有一定的健壯性，所以該結(jié)構(gòu)中各器件的設(shè)計(jì)尺寸及版圖設(shè)計(jì)規(guī)則非常重要。

　　下面將進(jìn)一步探討在亞微米CMOS IC ESD結(jié)構(gòu)的設(shè)計(jì)中，VDD-VSS電壓鉗位結(jié)構(gòu)的有效設(shè)計(jì)。

　　在HBM(Human Body Model)模型中，主要包含三種ESD的打擊方案：

　　(1)I/O-VDD/VSS;(2)I/O-I/O;(3)VDD-VSS;

　　幾種方式相對(duì)獨(dú)立也相互影響，其中I/O-VDD/VSS模式下主要利用每個(gè)I/O口對(duì)VDD、VSS直接的保護(hù)結(jié)構(gòu)，通常放置在每個(gè)I/O PAD的兩側(cè)，如一對(duì)簡(jiǎn)單的二極管，F(xiàn)inger型的GGNMOS(Gate-Ground NMOS)、TFO(Thick-Field-Oxide)場(chǎng)管、SCR或幾個(gè)結(jié)構(gòu)的組合等，主要利用晶體管的Snap back-down驟回崩潰區(qū)對(duì)電壓進(jìn)行鉗位，見圖4，其中PS-mode及ND-mode模式下電路易損壞;I/O-I/O及VDD-VSS模式則與VDD、VSS間直接的ESD保護(hù)結(jié)構(gòu)的設(shè)備及全芯片的ESD保護(hù)結(jié)構(gòu)設(shè)計(jì)極為相關(guān)。特別是全芯片VDD、VSS間直接有效的ESD低阻抗大電流泄放通道的設(shè)計(jì)能有效提高電路的整體抗ESD性能，關(guān)于全芯片的ESD結(jié)構(gòu)設(shè)計(jì)將在文章的最后予以簡(jiǎn)單的闡述。

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　　3 仿真分析及具體設(shè)計(jì)結(jié)果

　　3.1 仿真分析

　　在亞微米的ESD結(jié)構(gòu)的設(shè)計(jì)中，一種常見的具體的ESD瞬態(tài)檢測(cè)電壓如圖2 VDD-VSS間的電壓鉗位結(jié)構(gòu)。其原理如下：

　　主要利用結(jié)構(gòu)中的RC延遲作用，一般T=RC被設(shè)計(jì)為100ns-1000ns之間，而ESD脈沖通常為納秒級(jí)，其上升時(shí)間為十幾納秒。初始狀態(tài)，IC處于懸空狀態(tài)下，當(dāng)個(gè)正ESD電壓出現(xiàn)在VDD電源線上，而VSS相對(duì)為0時(shí)，Vx通過RC開始充電，由于其充電常數(shù)T比VDD的上升時(shí)間大的多，致使Vx無(wú)法跟隨VDD的變化，從而使P0管打開，N0管關(guān)閉，Vg電壓迅速上升，N1大管開啟，從而提供了一個(gè)從VDD到VSS的低阻抗大電流泄放通道并對(duì)內(nèi)部的VDD與VSS有一個(gè)電壓鉗位作用，從而有效地保護(hù)了內(nèi)部電路。 在正常上電時(shí)，因?yàn)檎５纳想姇r(shí)間為毫秒級(jí)，所以Vx的充電可以跟隨VDD變化，當(dāng)上升到一定電壓時(shí)，N0管開啟，P0管一直關(guān)閉，Vg=0，N1管一直關(guān)斷無(wú)效。

　　對(duì)上述例子中圖2結(jié)構(gòu)的具體仿真見圖5、圖6。

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　　從上述仿真分析及實(shí)際的ESD結(jié)果來看，該結(jié)構(gòu)本身首先必須要有一定的健壯性，其自身的健壯性則與以下兩方面有關(guān)：

　　(1)該結(jié)構(gòu)的邏輯設(shè)計(jì)，即各管子尺寸的設(shè)計(jì)，以保證該結(jié)構(gòu)在正常上電時(shí)能完全關(guān)斷，使電路正常工作，當(dāng)ESD發(fā)生時(shí)能有效開啟，從而保護(hù)內(nèi)部結(jié)構(gòu)。通常T=RC的值的設(shè)計(jì)要在100ns-1000ns之間，R可由倒比管或阱電阻實(shí)現(xiàn)，而C可直接由MOS電容構(gòu)成，P0、N0管的寬長(zhǎng)比W/L不用很大，其溝長(zhǎng)比內(nèi)部最小溝長(zhǎng)稍大，該結(jié)構(gòu)因?yàn)槌惺芰薊SD大電流泄放通道的任務(wù)，N1管的寬長(zhǎng)比4W/L要比較大，在不影響面積的情況下盡可能大，管子溝長(zhǎng)比內(nèi)部最小溝長(zhǎng)大。

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　　(2)該結(jié)構(gòu)的版圖設(shè)計(jì)非常關(guān)鍵，其設(shè)計(jì)不當(dāng)就可能導(dǎo)致自身的損壞。特別是N1管子版圖設(shè)計(jì)，其漏區(qū)孔距柵要有一定距離，即有一定的壓艙(Ballast)電阻時(shí)電流開啟泄放更均勻。

　　3.2 具體設(shè)計(jì)及結(jié)果

　　上述例子中，主要是版圖的設(shè)計(jì)不當(dāng)造成在ESD發(fā)生時(shí)自身結(jié)構(gòu)的損壞。經(jīng)過分析，對(duì)該版圖結(jié)構(gòu)做了一些修改優(yōu)化。

　　原因：針對(duì)上述理論分析及例子中實(shí)際的擊穿點(diǎn)，該結(jié)構(gòu)在1000V即被擊穿的原因主要是N1管的漏區(qū)孔距柵的距離d太小所致，d=1.35μm;

　　目標(biāo)：改動(dòng)盡量少的版次達(dá)到全面提升該電路的ESD性能的目標(biāo);

　　方案：N1管的L修改為1.2μm，d修改為3μm，改動(dòng)的版次為多晶版和孔版;

　　結(jié)果：I/O-VDD、I/O/-VSS、I/O-I/O模式下，最低的P95可達(dá)到2.50kV，P50、P51、P54、P57、P84可達(dá)2.8kV，其余的I/O在3.1kV時(shí)仍然通過;在VDD-VSS模式下，當(dāng)ESD加+3.40kV時(shí)，VDD-VSS間短路，所以該模式下抗ESD電壓為3.1kV。

　　可見，通過修改優(yōu)化VDD-VSS鉗位結(jié)構(gòu)，其圖2結(jié)構(gòu)自身的抗ESD健壯性大大增強(qiáng)，VDD-VSS的抗ESD能力提高到3kV以上，其余I/O也得到了進(jìn)一步的提升，使該電路總體ESD性能提高到2.20kV以上，滿足了民品電路的ESD性能要求。要進(jìn)一步提高該電路的ESD性能，需要對(duì)該結(jié)構(gòu)繼續(xù)優(yōu)化，如再增大N1管的漏區(qū)孔距柵的距離d及W/L等，其他I/O口的GGNMOS管也需要相應(yīng)的優(yōu)化修改，但其總面積可能會(huì)相應(yīng)增加。

　　4 VDD-VSS兩種電壓鉗位結(jié)構(gòu)的比較

　　圖8為一種常見的全芯片ESD保護(hù)結(jié)構(gòu)的設(shè)計(jì)，左邊為一個(gè)輸入PAD，右邊為一個(gè)輸出PAD，最右邊的NMOS管則是常規(guī)CMOS工藝電路中最常見的VDD-VSS電壓鉗位結(jié)構(gòu)的設(shè)計(jì)。其設(shè)計(jì)要注意管子本身尺寸的邏輯設(shè)計(jì)，也要注意其版圖的詳細(xì)規(guī)則設(shè)計(jì)。它不屬于電壓檢測(cè)電路。在電路正常工作時(shí)，相當(dāng)于一個(gè)反向二極管;當(dāng)有ESD發(fā)生時(shí)，則NMOS管漏區(qū)的PN結(jié)反向擊穿，寄生的NPN導(dǎo)通從而泄放大電流并使VDD-VSS間的電壓鉗位。

　　圖9中最右邊的VDD-VSS電壓鉗位結(jié)構(gòu)的設(shè)計(jì)則為一種ESD瞬態(tài)檢測(cè)電路，該電路一種詳細(xì)的設(shè)計(jì)方案即為圖2的結(jié)構(gòu)設(shè)計(jì)。具體作用上面已經(jīng)進(jìn)行了詳細(xì)的分析闡述。主要是比較一下圖8、圖9兩種VDD-VSS電壓鉗位結(jié)構(gòu)的優(yōu)劣。

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　　在ESD發(fā)生時(shí)，兩個(gè)結(jié)構(gòu)對(duì)VDD-VSS都有電壓鉗位作用，關(guān)鍵是各自電流的泄放能力的差異。一般管子的正向?qū)ū确聪驌舸┠芰δ透叩腅SD電壓，承受更大、更低阻抗的ESD電流，且ESD電流泄放更均勻。在亞微米CMOS IC中，VDD-VSS直接的GGNMOS大管可能不足以耐較高的ESD電壓，該結(jié)構(gòu)更有利于ESD性能的提升，同時(shí)其版圖設(shè)計(jì)面積也更大。只有在亞微米以下的CMOS電路的設(shè)計(jì)中，才需要考慮。

　　5 全芯片ESD保護(hù)結(jié)構(gòu)的設(shè)計(jì)

　　如要進(jìn)一步優(yōu)化電路的抗ESD性能，需要從全芯片ESD保護(hù)結(jié)構(gòu)的設(shè)計(jì)來進(jìn)行考慮，在亞微米全芯片ESD保護(hù)結(jié)構(gòu)的設(shè)計(jì)中，不僅要設(shè)計(jì)每個(gè)I/O對(duì)VDD、VSS直接的保護(hù)結(jié)構(gòu)，以提供外圍直接的ESD低阻抗大電流泄放通道及對(duì)內(nèi)部電壓鉗位，更要重點(diǎn)設(shè)計(jì)全芯片外圍VDD-VSS之間低阻抗大電流泄放通道及對(duì)內(nèi)部VDD-VSS電壓的鉗位，如上述例子中若去掉圖2的結(jié)構(gòu)，則I/O-VDD(VSS)的ESD性能下降許多，特別是對(duì)于面積較大、特征尺寸較小的電路，電源線、地線走線較長(zhǎng)，則電路的不同位置電源線、地線對(duì)VDD、VSS根部有較大的電阻壓降，在VDDPAD上出現(xiàn)ESD脈沖時(shí)，距VDDPAD較遠(yuǎn)的電源線上就有了一定的RC延遲，所以即使完全相同的ESD保護(hù)結(jié)構(gòu)，由于每個(gè)I/O PAD距VDD、VSSPAD位置的不同，其ESD性能也不完全相同，離VDD、VSS近的I/O口ESD性能更好，反之較差，上述例子中優(yōu)化改版后，有幾個(gè)管腳如P95、P51、P54等抗ESD變的更差就與其位置離VDD、VSS最遠(yuǎn)有關(guān)，若在芯片的左下角再加一個(gè)VDD-VSS如圖2的保護(hù)結(jié)構(gòu)，則全芯片的抗ESD性能會(huì)得到進(jìn)一步的提高。

　　在全芯片的ESD結(jié)構(gòu)設(shè)計(jì)時(shí)，注意以下關(guān)鍵幾點(diǎn)：

　　(1)外圍VDD、VSS走線盡可能寬，減小走線上的電阻;

　　(2)設(shè)計(jì)一種VDD-VSS之間的電壓鉗位結(jié)構(gòu)，且在發(fā)生ESD時(shí)能提供VDD-VSS直接低阻抗電流泄放通道，如文章所述的結(jié)構(gòu)。對(duì)于面積較大的電路，最好在芯片的四周各放置一個(gè)這樣的結(jié)構(gòu)，若有可能，在芯片外圍放置多個(gè)VDD、VSSPAD，也可以增強(qiáng)整體電路的抗ESD能力;

　　(3)外圍保護(hù)結(jié)構(gòu)的電源地的走線盡量與內(nèi)部走線分開，外圍ESD保護(hù)結(jié)構(gòu)盡量做到均勻設(shè)計(jì)，避免版圖設(shè)計(jì)上出現(xiàn)ESD薄膜環(huán)節(jié);

　　(4)ESD保護(hù)結(jié)構(gòu)的設(shè)計(jì)要在電路的ESD性能、芯片面積、保護(hù)結(jié)構(gòu)對(duì)電路特性的影響如輸入信號(hào)完整性、電路速度、輸出驅(qū)動(dòng)能力等進(jìn)行平衡考慮設(shè)計(jì)，還需要考慮工藝的容差，使電路設(shè)計(jì)達(dá)到最優(yōu)化。一個(gè)全芯片的ESD保護(hù)結(jié)構(gòu)的設(shè)計(jì)見圖10。

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　　在實(shí)際設(shè)計(jì)的一些電路中，如0.8μm以上的電路中，有時(shí)沒有直接的VDD-VSS電壓鉗位保護(hù)結(jié)構(gòu)，此時(shí)，VDD-VSS之間的電壓鉗位及ESD電流泄放主要利用全芯片整個(gè)電路的阱與襯底的接觸空間。所以在外圍電路要盡可能多地增加阱與襯底的接觸，且N+P+的間距一致。若有空間，則最好在VDD、VSSPAD旁邊及四周增加VDD-VSS電壓鉗位保護(hù)結(jié)構(gòu)，不僅增強(qiáng)了VDD-VSS模式下的抗ESD能力，也增強(qiáng)了I/O-I/O模式下的抗EESD能力，且自身的抗ESD能力要具有很強(qiáng)的健壯性，避免自身可能首先被ESD擊穿損壞從而成為全芯片的最薄弱環(huán)節(jié)。

　　6 總結(jié)

　　對(duì)于深亞微米超大規(guī)模CMOS IC的ESD結(jié)構(gòu)設(shè)計(jì)，常規(guī)的ESD保護(hù)結(jié)構(gòu)通常不再使用了，通常大多是深亞微米工藝的Foundry生產(chǎn)線都有自己的外圍標(biāo)準(zhǔn)的ESD結(jié)構(gòu)提供，有嚴(yán)格標(biāo)準(zhǔn)的ESD結(jié)構(gòu)設(shè)計(jì)規(guī)則等，設(shè)計(jì)廠商只需調(diào)用其結(jié)構(gòu)就可以了，這可使芯片設(shè)計(jì)師把更多精力放在電路本身的功能、性能方面的設(shè)計(jì)等。